发布时间：2023-10-26 02:55来源：www.sf1369.com作者：宇宇
先看有多少种分组分法：
计算114 - 18 x 6 = 6，说明有6组（每组7个数据）+ 12组（每组6个数据）= 18组
这时可以设想分为两步：
一、先分18组，每组6个数据
二、最后会剩下6个数据，再决定分别放在哪组中。
要确保极差最小，必须让各组均值巧嫌尽量相等（不能相等，也需要偏差最小）。
因此必须满足
1、最大值与最小值，应成对出现在同一组。
2、最后剩下的6个数据，应用来缩小均值的极差。
算法：
第一步中，各组选6个数据时，选当前可选数据集合中最大的3个数据 + 最顷态小的3个数据。
依次类推，选出组1，组2，。。。，组18。
第二步中，将18组（每组6个数据），按均值降序（或升序）排列。
将剩下的6个数据（其均值与组18的均值p，偏差最小），按升序（或降序）排列。
这时以p（组18的均值）为分界线分类：
判断其余17组的各自均值，是小于p（a类），还是大于p（b类）。
按a、b两类中的组数近似比例（如：0:6, 1:5, 2:4,。。。5:1,6:0），将剩下的6个数据分配。
其中，值大的分配到a类相应组(每组1个数据)，值小的分配雀宽源到b类相应组。
仅供参考！
这扰老个和学校按学生成绩分班的道理相似！
设数碧圆据在A列，以A列排序在B列输入
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5
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3
2
1
以B列排序分组即可。悔李塌
注意第55至60个数的分组。
这个题目不是一般的差盯拦难。
推理求解似乎不可能，排序、首尾相加，对于两个数一组成立，对于多个数显然虚胡不适用。
编程则早求解，写出算法来绝对是篇可以发表的学术论文。
只要你会等差数列计算公式的来源信伏亩，你就会对数厅薯据进行分组。
先将数据升序或降滑森序排列，
每次取首尾数即可
有点复杂，只能求出6个数的有12组，7个数的有6组……
答案:使用精良分携羡班软件，导入名单后一下子分出，又快又好又准扮搭，偏差精度零点零几，你可以自己搜一下，用EXCEL么，呵呵，太难了太烦了，而且各种实际因素难应厅隐拿付，
1 无线数传接设备总体构成
无线数传接收设备是某靶场测量系统的一个重要组成部分。如图1所示，该设备由遥测接收机利用天线接收经过调制的无线电波信号，解调后形成传输速率为4Mb/s的RS-422电平差分串行数据流。以帧同步字打头的有效数据帧周期性地出现在这些串行数据中。数据转存系统从中提取出有效的数据帧，并在帧同步字后插入利用GPS接收机生成的本地时间信息，用于记录该帧数据被接收到的时间，然后送给主机硬件保存。
在无线数传接收设备中，数据转存系统是实现数据接收存储的关键子系统。下面将详细介绍该系统的硬件实现及工作过程。
2 数据转存系统基本构成及硬件实现
数据转存系统主要由FPGA模块、DSP模块、USB2.0接口芯片构成，各个模瞎改块之间的相互关系如图2所示示。图中，4Mb/s的串行数据输入信号SDI已由RS-422差分电平转换为CMOS电平。为突出重点，不太重要的信号连线未在图中绘出。下面分别介绍这几个模块的主要功能。
2.1 FPGA模块实现及春功能
FPGA模块在Altera公司ACEX系列的EP1K30TI144-2芯片中实现。其中主要的功能子模块有：位同步逻辑、帧同步逻辑、授时时钟和译码逻辑。位同步逻辑主要由数字锁相环构成，用于从串行数据输入信号SDI中恢复出位时钟信号。帧同步逻辑从位同步逻辑的输出信号提取帧同步脉冲。两者为DSP利用其同步串行口接收串行数据作好准备。这样，利用一对差分信号线就可以接收同步串行数据，简化了印制电路板的外部接口。授时时钟在DSP和GSP接收机的协助下生成精度为0.1ms的授时信息。译码逻辑用于实现系统互联。
2.2 DSP模块实现及其功握前能
DSP模块是数据转存系统的主控模块，在T1公司16位定点DSP芯片TMS320F206[4]中实现。在DSP的外部数据空间还配置了32KX16的高速SRAM，可以缓存80余帧数据，用于提高系统的差错控制能力。DSP利用段神清同步串行口接收FPGA送来的同步串行数据，利用异步串口接收GPS接收机送来时间信息（用于初始化FPGA授时时钟），利用外部总线接口访问FPGA授时时钟、外部SRAM、ISP1581的片内寄存器。可以看出DSP模块主要用于完成数据帧的接收、重组以及转存调度等任务。